先端ノード（14nm以下）用CMP材料
FinFET、Gate-All-Around、3D NAND、3D-ICアーキテクチャに必要なCMP消耗品に関する包括的なテクニカルガイドです。新しいメタルケミストリ、超低誘電率への挑戦、ハイブリッドボンディング平坦化、2030年までの進化する材料ロードマップを網羅しています。.
1.先進ノードがCMP材料に多くを求める理由
プレーナーCMOSからFinFET、そして現在はGAA（Gate-All-Around）ナノシートトランジスタへの移行は、単にデバイスの寸法を縮小しただけでなく、CMPが動作しなければならない幾何学的、化学的、機械的環境を根本的に変えました。各アーキテクチャでは、新しい材料、厳しい除去バジェット、より高いステップカウント要件が導入され、標準的なCMP消耗品は、その設計の限界を超えています。.
3つの基本的なシフトが、先進ノードCMPを成熟ノードCMPよりも難しいものにしている：
- 厳しい撤去予算： 7nm以下では、各フィルムの垂直方向のフィーチャーバジェットは1桁ナノメートル単位で測定される。28nmで5nmオーバーシュートしたCMP工程は、プロセスにとって些細な問題ですが、3nmでオーバーシュートした場合、メタルライナーを完全に消耗させたり、デバイス構造を損傷させたりする可能性があります。このため、旧世代の消耗品では対応できなかった終点精度とスラリー選択性が要求されます。.
- 新しい材料システム： 各新規ノードでは、標準的なCMPスラリーが調合されていない金属（Co、Ru、Mo）や誘電体（SiOC、SiCN、ハフニウムベースのhigh-k膜）が導入されている。新しい材料ごとに新しいCMPケミストリーを（多くの場合、ゼロから）開発する必要があり、真に新しいアプリケーションの研究開発には2～4年を要することもある。.
- 高度な構造物の機械的脆弱性： 超低誘電率誘電体のヤング率は2～5GPaと低く、熱SiO₂の70GPaより桁違いに低い。高アスペクト比の3D NAND構造や積層3D-ICの薄膜トランジスタは、従来のプレーナープロセスでは日常的なCMPダウンフォースレベルで剥離する可能性がある。.
2.FinFETアーキテクチャ（14-7nm）におけるCMPの課題
22nm（インテル）および16/14nm（TSMC、サムスン）で量産が開始されたFinFET技術は、非平面形状のトランジスタを導入し、CMPの新たな課題を即座に生み出した。基板表面から立ち上がる細いシリコンの柱であるフィン構造は、周囲の誘電体材料を平坦化するためのCMP工程に耐えなければなりません。フィンエリアのILD CMP中に横方向の応力や過度のダウンフォースが加わると、フィン構造自体が損傷したり剥離したりする可能性があります。.
FinFET CMPの主要ステップと消耗品要件
| プロセスステップ | 取り外したフィルム | 重要要件 | スラリータイプ | パッドの好み |
|---|---|---|---|---|
| フィン、CMPを明かす | SiO₂ STIフィル | 精密なフィン高さ制御（±0.5nm） | 高選択性添加剤入り低MRRセリア | ミディアムハード。 |
| ゲート絶縁保護 CMP | Poly-Siダミーゲート | 高誘電率/メタルゲートを薄くせずに止める | 希薄なコロイダルシリカ、非常に低いダウンフォース | ソフト、ローダウンフォース |
| メタルゲートCMP（HKMG） | W、TiN、TaN | ゲートレベルまでのメタルフィル平坦化 | Wスラリーまたはバリアスラリー | ハード；標準的なコンディショニング |
| 共同コンタクト CMP | コバルト・オーバーバーデン | Co:誘電選択性; 電解腐食なし | 共特異的コロイダルシリカ製剤 | 中硬質またはスタックド・コンポジット |
| 商船三井のILD平坦化 | SiO₂, SiOC | 下層のFinFETを保護する低ダウンフォース | 低MRR希釈スラリー | ソフトからミディアム；ダウンフォース低減 |
7nmのコンタクトメタルとしてコバルトが導入された（最先端のコンタクトではタングステンに取って代わられた）ことは、FinFET時代における最も重要なCMP化学的変遷のひとつであった。コバルトは硬度が低く、ガルバニック腐食に弱いため、まったく新しいスラリー処方が必要となった。コバルトCMP化学の詳細については、この記事のセクション4と、スラリー化学に関するより広範な議論を参照されたい。 CMPスラリーの種類、用途、選択ガイド.
3.3nm以下のゲート・オール・アラウンド（GAA）とCMP
ゲート・オールラウンド（GAA）ナノシート・トランジスタは、TSMC（N3）、サムスン（3GAE）、インテル・ファウンドリ（18A）で現在量産中であり、半導体史上最も複雑なトランジスタ形状である。GAAでは、水平なシリコンまたはSiGeナノシート（通常、厚さ4～8nm、2～4個のグループで垂直に積み重ねられる）が、四方をゲート絶縁膜と金属で完全に囲まれており、優れた静電制御を可能にするが、これらの構造を明らかにし、分離し、平坦化するCMP工程には並外れた精度が要求される。.
ナノシートによるCMP：半導体製造において最も要求される平坦化工程
ナノシート除去ステップでは、GAAセル列間に堆積したSiO₂またはSiOC分離充填を除去し、300mmウェーハ全体にわたって±1～2nmの残留膜厚公差を目標に、最上部のナノシート表面で停止する。これを達成するには
- ナノシート表面の損傷を最小限に抑える100nm以下のD99粒子径のナノセリアスラリー
- SiO₂:Si₃N₄とSiO₂:SiGeの選択性が極めて高く、最上部のナノシート表面とサイドウォールスペーサーを保持する。
- ウェーハ内のMRR均一性が高い（<1.5% 1σ）ため、ナノシート表面が過剰に研磨されることなく、ウェーハの反対側に残留物が残らない。
- サブナノメートルの感度を持つリアルタイムの光終点検出により、トレランス・バジェットを使い切る前にCMPステップを停止する。
GAA CMPステップ用のパッド・システムは、平坦化の効率（エッチングと成膜後に残る実質的なトポグラフィーを解決する）と機械的な優しさ（壊れやすいナノシート・スタックに破壊的な横方向の応力を与えない）のバランスをとる必要がある。慎重に選択されたサブパッド圧縮性を持つ積層複合パッドは、ナノシート高さの半径方向の不均一性を補正するためのマルチゾーンキャリアヘッド圧力調整と組み合わされた、好ましい構成である。.
4.コバルトCMP：化学、課題、欠陥制御
コバルトは、20 nm 以下のフィーチャーサイズでバルク抵抗率が低いため、最も要求の厳しいアプリケーションでタングステンに取って代わり、7 nm 以下の先端ロジックノードのコンタクトおよびローカル配線用金属として好んで使用されるようになりました。しかし、コバルトの物理的・化学的特性は、タングステンとは大きく異なり、かなり困難なCMP環境を作り出す。.
コバルトCMPがタングステンCMPより硬い理由
- コバルトはタングステンよりずっと柔らかい。 (Coのビッカース硬度～1,000 MPaに対し、Wは～3,430 MPa）。つまり、WのCMPでは日常的な研磨接触力が、コバルト表面ではディッシングやスクラッチを発生させる可能性がある。.
- コバルトはガルバニック腐食の影響を受けやすい。 異種金属(特にTiNバリアメタル)との界面における。酸化性スラリーの存在下では、CoとTiN間の電気化学的な電位差により、接点周囲でコバルトの陽極溶解が促進され、標準的な光学検査では観察できないが、接点抵抗と信頼性を低下させる孔食欠陥が発生する可能性がある。.
- コバルトイオン汚染 (Co²⁺、Co³⁺）は、CMP後の洗浄で除去されなければ、ウェーハ表面の金属汚染の原因となります。Coはシリコン中の深層トラップであり、トランジスタ・レベルに存在すると深刻なデバイス・リークを引き起こす可能性があります。.
コバルトCMPスラリー設計の原則
すなわち、研磨可能なCoO/Co(OH)₂層を生成するためのコバルト表面の十分な酸化（適切なMRRのため）、Co/TiNガルバニック界面における腐食抑制（孔食を防ぐため）、および溶存コバルトイオンの錯体化（再析出を防ぐため）である。典型的な溶液は
- 穏やかな酸化剤（0.5～2wt%のH₂O₂、または低濃度の過ヨウ素酸塩） - 暴走腐食を引き起こすことなく、Co酸化物を形成するのに十分な適度な量
- TiNと接触するCo表面に優先的に吸着するコバルト特異的腐食抑制剤（イミダゾール、ベンゾトリアゾール誘導体、または独自の複素環化合物
- Coイオンを可溶化し、再析出を防ぐ有機酸錯化剤（クエン酸、リンゴ酸
- 超低欠陥コロイダルシリカ（20～50 nm、D99 <150 nm）を研磨剤として使用、pH4～7で運転。
5.ルテニウムCMP：新たなフロンティア
ルテニウム（Ru）は、5nm 以下のノードにおけるコンタクト、ローカル配線、およびゲートフィル用の次世代金属として位置付けられている。コバルトと比較して優れている点として、ナノメートルサイズでの低い抵抗率、優れた熱安定性（Ruの融点：2,334 °C、Coの1,495 °C）、および高誘電率ゲート絶縁膜との互換性の向上が挙げられます。複数の大手ファウンドリーが、2nm以降のプロセス世代向けにRuベースのメタライゼーション・スキームを開示している。.
ルテニウムの化学的不活性への挑戦
ルテニウムは、ほとんどの水性条件下で熱力学的に貴金属であり、銅やコバルトよりもはるかに貴金属である。この化学的不活性はデバイスの信頼性には有利であるが、ターゲット表面の化学反応性が効果的な材料除去の前提条件となるCMPにとっては大きな障害となる。標準的な銅とコバルトのCMPスラリー（H₂O₂ベース、中酸性）は、Ru表面で無視できるMRRを達成する。.
効果的なRuの酸化には、低pHの非常に強い酸化剤（過ヨウ素酸塩、臭素酸塩、またはpH1～3のCe⁴⁺種）または電気化学的補助が必要である。主な酸化生成物であるRuO₄（四酸化ルテニウム）は揮発性で有毒な化合物であり、高い酸化剤濃度と温度で形成されるため、プロセスの安全性と汚染の両方の懸念が生じる。適切なRu MRRを維持しながらRuO₄ 生成リスクを管理することが、Ru CMP化学開発の中心的課題である。.
2026年4月現在、Ru CMPケミストリーはラボでの実証から最先端ファブでのプロセス認定へと積極的に移行しています。JEEZはRuスラリーの研究開発に取り組んでおり、Ruの統合に取り組んでいるファブとの共同開発パートナーシップを歓迎します。. お客様のご要望をお聞かせください。.
6.GAAゲートフィル用モリブデンCMP
モリブデン（Mo）は、GAAトランジスタ・ゲート用の代替メタル・フィルとして強い関心を集めており、ミッドギャップ付近での機能、良好な熱安定性、および小型でのタングステンに比べて低いゲート抵抗が競争力となっている。インテルは同社の18AプロセスでMoゲートフィルを開示しており、他のファウンドリも2nm以下の世代向けに評価している。.
Mo CMPの化学的性質は、他の金属CMPアプリケーションとは明らかに異なります。酸化モリブデン(MoO₃)は、アルカリ溶液に容易に溶解する（MoO₄²-を形成する）ため、強アルカリ性スラリーは、積極的な研磨を必要とせず、純粋に化学的溶解によって高いMo MRRを達成できる。強アルカリ性スラリーは、積極的な研磨を必要とせず、純粋に化学溶解によって高いMo MRRを達成できる。しかし、この同じ溶解性は、表面ブロック添加剤によって化学エッチング速度を注意深く制御しなければ、広いMoフィーチャーにディッシング・リスクをもたらす。.
酸性酸化スラリー（ペルオキソ二硫酸塩または過ヨウ素酸塩によるpH2～4）もMo CMPに使用でき、Moを機械的に除去可能なMoO₂またはMoO₃表面層に変換する。アルカリ溶解化学と酸性酸化化学のどちらを選択するかは、ゲートスタックの特定の選択性要件、特に高誘電率ゲート絶縁膜を薄くすることなくきれいに止める必要性によって決まります。.
7.超低誘電率CMP：機械的脆弱性と選択性
BEOL相互接続のRC遅延を低減するために必要な誘電率（k）の漸進的な低減により、ヤング率が2～5GPaと低く、破壊靭性がエアロゲルに近い超低誘電率（ULK）多孔質誘電体膜ファミリーが生み出されました。このような壊れやすい誘電体環境における銅とバリアメタルの CMP は、先端ロジック製造において最も技術的要求の高いプロセスのひとつです。.
超低誘電率CMP特有の故障モード
- 誘電体剥離： ULK膜とエッチストップ（通常はSiCNまたはSiCO）の界面は、相互接続スタック全体で最も弱い機械的平面です。過剰なCMPダウンフォースや横方向のせん断応力は、界面の剥離を引き起こし、それが横方向に伝播して相互接続層にボイドを生じさせる可能性があります。.
- 誘電体内の凝集破壊： 最も多孔質なULKフィルム（k < 2.2）の場合、フィルム自体がダウンフォースで凝集破壊し、その後の加工では回復できない粗くひび割れた表面を作ることがある。.
- 開いた孔へのスラリーの浸透： スラリーの液相がULK素材の開気孔網を濡らし浸透すると、研磨粒子や金属イオンがフィルム内部に運ばれ、誘電率の上昇やリーク、信頼性の低下を引き起こす可能性がある。.
ULK CMPの標準的な緩和手法は、低ダウンフォースプロセス条件（通常、ウェーハ圧力が1.5 psi未満）、低弾性率のソフトな琢磨パッド、低研磨剤濃度と界面活性剤系を持つスラリー配合を組み合わせ、オープンポアへのスラリー浸透を低減することです。これらの制約により、利用可能なMRRは著しく制限され、プロセスマージンの減少を補うために注意深い終点制御が必要となります。.
8.3D NAND用CMP：高アスペクト比と多層化の要求
層数が96層（2019年ビンテージ）から300層以上（2026年の主要製品）のメモリセルを垂直に積層する3D NANDフラッシュメモリは、製造シーケンスの複数のポイントでCMPを必要とする。3D NANDで最も困難なCMP工程は、各層の成膜後に酸化窒化物（ON）スタックまたは酸化物-ポリシリコンスタックを交互に平坦化することと、ゲート置換工程後にタングステンまたはモリブデンのワードラインフィル材料を除去することである。.
3D NAND構造の極端なアスペクト比（最先端デバイスではアスペクト比60:1を超えるチャネルホール）は、独特のCMP境界条件を生み出します。構造上部の研磨圧力分布と周辺部の圧力分布は異なり、研磨中にスラリーが高アスペクト比の孔に侵入すると、後に残渣となる研磨粒子を運ぶ可能性があります。3D NAND用CMPスラリーの配合は、高アスペクト比フィーチャーへの浸透を最小限に抑えるよう特別に設計された粒度分布と界面活性剤パッケージで設計されています。.
9.3D-ICとハイブリッドボンディング：サブナノメートル粗さへの挑戦
ハイブリッドボンディングは、高帯域幅メモリ（HBM）、CMOSイメージセンサ（CIS）、および高度なロジック・オン・ロジック積層で使用される、最高密度の3D-IC集積を可能にする技術です。ハイブリッド接合では、接着剤やはんだの中間層なしで、誘電体同士の直接接触（SiO₂またはSiCN接合面）と銅同士の金属パッド接触によって2枚のウェハーが接合されます。接合は表面化学と熱活性化によって形成され、その品質は両接合面の平面度と粗さに決定的に依存します。.
ハイブリッド接着層準備のためのCMP仕様
| パラメータ | ハイブリッド・ボンディング・ターゲット | 従来のBEOL CMPターゲット | 比率（ハイブリッド／コンベンショナル） |
|---|---|---|---|
| 表面粗さ Ra | <0.3 nm | <1-2 nm | 5～7倍タイト |
| 表面粒子数（>50 nm） | <10/ウェハ | <50-100/ウェハ | 5～10倍タイト |
| Cuディッシング | <5 nm | <20-30 nm | 4～6倍タイト |
| 誘電体ステップ高さ | <3 nm | <10-20 nm | 3～7倍タイト |
| CMP後の金属汚染 | <1×10¹⁰原子/cm²。 | <1×10¹原子/cm²以下 | 10倍タイト |
これらの仕様を満たすには、2wt%以下の濃度の超高純度30nm以下のコロイダルシリカスラリーと、超低ダウンフォース（<1psi）で動作するソフトな琢磨パッドが必要です。表面粒子と金属汚染の目標値を達成するには、通常SC1（APM）、DHF、メガソニックリンスを含む多段階のCMP後洗浄が必須です。.
この用途におけるスラリー選択のガイダンスについては、以下の記事を参照のこと。 CMP研磨材セリア対シリカ対アルミナ, 特にコロイダルシリカのセクションでは、ボンディンググレードの超高純度変種を扱っている。.
10.CMP材料ロードマップ：2026年から2030年
11.よくあるご質問
7nmと3nmのCMP要件の違いは何ですか？
7nm ノードでは、主にコバルト・コンタクトが導入され、STI および ILD CMP の選択性要件が厳しくなった。3nm（GAAアーキテクチャ）では、課題は劇的にエスカレートします：CMPは、2 nm以下の垂直精度でナノシートを明らかにし、新規金属（RuまたはMo）をゲート充填し、ヤング率が5 GPa以下の超低誘電率環境を処理しなければならなくなります。CMPのステップ数も7nmと3nmの間で約30～40%増加し、各ステップの性能差によるコストと歩留まりへの影響がさらに大きくなります。.
標準的なCMPスラリーをコバルトやルテニウムに使用できますか？
標準的な銅やタングステンのCMPスラリーは、コバルトやルテニウムには適さない。コバルトには、コバルト固有の腐食防止剤と、Co/TiN界面でのガルバニック腐食リスクに対してバランスの取れた穏やかな酸化剤を含む、特別に調合されたスラリーが必要である。ルテニウムには、他の市販のCMP用途とは全く異なる、強く酸化する酸性の化学薬品（過ヨウ素酸塩またはCe⁴⁺ベース）が必要です。これらの金属に誤ったスラリー化学薬品を使用すると、深刻な欠陥事象、汚染、またはプロセス時間予算内で皮膜を完全に除去できないリスクがあります。.
ハイブリッド・ボンディング CMP は、標準的な銅 CMP と何が違うのですか？
根本的な違いは、要求される表面品質です。標準的な銅のBEOL CMPは、ディッシング＜20-30 nm、スクラッチ数はウェハあたり数十個を目標としています。ハイブリッドボンディングCMPは、銅のディッシングを5 nm以下、表面粗さを0.3 nm Ra以下、50 nm以上のパーティクルをウェーハあたり10個以下にしなければなりません。これらの目標を達成するには、超希薄ナノシリカスラリー、超低ダウンフォースでのソフトポリッシングパッド、従来のCMPクリーンアップよりもウェーハクリーニングに近い多段階のCMP後洗浄シーケンスが必要です。.
3nmロジック・ウェーハのCMP工程数は？
完全に処理された3nmロジック・ウェーハ（FEOL、MOL、BEOLから最終メタライゼーション層までを含む）には、特定のプロセスフローと集積スキームにもよるが、約50～70のCMPプロセス工程が必要である。10nmでは約30～40ステップ、28nmでは15～20ステップ、180nmでは10ステップ未満である。CMP工程が1つ増えるごとに、欠陥、不均一性、コンタミネーションによる歩留まり低下の可能性が生じるため、先端ノードのCMP消耗品の性能基準は、成熟ノードに比べて非常に厳しくなっている。.
先進ノードCMP開発でJEEZと提携
JEEZは、Co CMPや新興Ruケミストリーの開発を含む、14nm以下のアプリケーションに適した先進ノードCMPスラリーおよびパッド製品を提供しています。技術的なご相談はアプリケーションエンジニアリングチームまでお問い合わせください。.
先進ノードCMPのニーズについてご相談ください。 ← CMPマテリアル完全ガイド
